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xilinx spartan3an系列fpga：
一个CLB包含4个SLICE，其中左边两个SLICE可用于存储、移位寄存器和逻辑配置，称为SLICEM；右边的两个SLICE只能用于逻辑组合，称为SLICEL。每个SLICE中有2个LUT，2个存储单元，多路复用器，进位链等。一个LUT和一个存储单元称为一个LOGIC CELL，因此通常一个SLICE等效于2.25个LOGIC CELL。
1、bram 的输出需要时钟，dram在给出地址后既可输出数据。
2、bram有较大的存储空间，是fpga定制的ram资源；而dram是逻辑单元拼出来的，浪费LUT资源
3、dram使用更灵活方便些
补充：
1、较大的存储应用，建议用bram；零星的小ram，一般就用dram。但这只是个一般原则，具体的使用得看整个设计中资源的冗余度和性能要求
2、dram可以是纯组合逻辑，即给出地址马上出数据，也可以加上register变成有时钟的ram。而bram一定是有时钟的。
3、如果要产生大的FIFO或timing要求较高，就用BlockRAM。否则，就可以用Distributed RAM。
在Xilinx Asynchronous FIFO CORE的使用时，有两种RAM可供选择，Block memory和Distributed memory。差别在于，前者是使用FPGA中的整块双口RAM资源，而后者则是拼凑起FPGA中的查找表形成。
| - 问 - 分布式和Block RAM的区别 - 答 - CLB单元生成的distribute ram ，CLB是FPGA的基本单元，block ram也是基本单元，但分布ram要由CLB单元生成。由CLB生成分布式ram，消耗逻辑资源。而block ram则固定在fpga内，无论使用与否都存在于那里。当block ram不够用时可以用逻辑资源生成分布式ram。 - 问 - 分布式RAM是如何产生的？ - 答 - 这里以Virtex4为例说明：一个CLB由4个Slice组成，这4个Slice又分SliceM和SliceL，其中M是Memory的首字母，L是Logic的首字母，比较SliceM和SliceL，他们的区别就是SliceM的查找表具有RAM和ROM的功能，而SliceL的则不具备。所以SliceM比SliceL多的功能就是做存储器和移位。这样就很清楚了：SliceM可实现Distribut RAM，而Distribut RAM是由SliceM中的LUT实现。CLB的结构下所示： Matric -------SliceM（2） SliceL（3）--------Y1 Switch ------ SliceM（0） SliceL（1）--------Y0 | | | | X0 X1 这里XNYM，X－－列，N－－列号，Y－－行，M－－行号，Xilinx FPGA内部结构是一种阵列结构。 - 问 - 请问SliceM除了可实现Distribut RAM之外还能实现什么功能？ SliceM实现Distribut RAM时使用SliceM中的SRL16存储单元么？ - 答 - 如果看SliceM的图，是看不到里面有专么这个SRL16的。其实SRL16就是一个基于查找表结构的移位寄存器。而SRL16以primitive形式存在而已。在userguide中，也画了SRLC16的图，它就是一个查找表。比较SliceM和SliceL，他们的区别就是SliceM的查找表具有RAM和ROM的功能，而SliceL的则不具备。所以SliceM比SliceL多的功能就是做存储器和移位。“SliceM实现Distribut RAM时使用SliceM中的SRL16存储单元么？” 因为SRL16用的就是LUT，所以，如果这个LUT作为Distribute RAM使用了，则就不能再作为SRL16使用了。 |
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